台湾专利TW201322641A 逐次逼近暫存器類比數位轉換器及其線性度校正的方法

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专利摘要:
在此提供一種逐次逼近暫存器類比數位轉換器(SAR ADC)及其線性度校正的方法。本揭露中部份的組成元素中的每一組成元素Ei包括主構成元素Ei0以及wi個次構成元素Ei1、Ei2、...、□，當組成元素Ei造成缺失判斷位階時，從次構成元素Ei1、Ei2、...、□中選擇部份者並使其失去作用。又本揭露中對所獲得的缺失編碼數量進行重疊消除，並根據重疊消除後的缺失編碼數量計算而更新補償係數，且根據補償係數對數位對應值進行補償。因此，本揭露免除一個SAR ADC中，數位類比轉換器的組成元素對於相對匹配度的要求。
公开号:TW201322641A
申请号:TW100142894
申请日:2011-11-23
公开日:2013-06-01
发明作者:Xuan-Lun Huang；Jiun-Lang Huang
申请人:Ind Tech Res Inst；
IPC主号:H03M1-00

专利说明:
逐次逼近暫存器類比數位轉換器及其線性度校正的方法
本揭露是有關於一種類比數位轉換器(Analog to Digital Converter，簡稱ADC)，且特別是有關於一種逐次逼近暫存器類比數位轉換器(Successive Approximation Register Analog to Digital Converter，簡稱SAR ADC)及其線性度校正的方法。
近年來在積體電路設計上的趨勢，對於更低功耗、更高表現、以及更少的成本有愈來愈嚴苛的要求，而在類比前端電路的設計當中，一個有效率的類比數位轉換器(Analog to Digital Converter，簡稱ADC)能使系統整體表現大大地提升，ADC負責將接收的類比訊號轉換為數位訊號，並提供給後端的數位訊號處理單元來運作，因此其動態範圍、解析度、精確度、線性度、取樣速度、功耗、輸入級特性等等，都成為影響系統整體表現的重要環節，也成為評估轉換器本身表現的重要參數。
就解析度以及取樣速度的分類上來看，8~14 bits及1到數百MSPS的ADC的應用層級相當廣泛，包括通訊系統的基頻或中頻前端、生醫影像處理如超音波影像系統的前端、以及雷達陣列系統的前端等都在其應用範圍之中。ADC的架構種類繁多，而製作符合前述規格的ADC時，可選擇的架構也有相當的多樣性。目前在商業應用上的主流為導管線類比數位轉換器(pipeline Analog to Digital Converter，簡稱pipeline ADC)，然而近年來在國際先進期刊論文的發表上，可發現逐次逼近暫存器類比數位轉換器(Successive Approximation Register Analog to Digital Converter，簡稱SAR ADC)逐漸成為熱門的研發方向，原因在於SAR ADC的架構在操作上幾乎不需要直流的電流偏壓，且SAR ADC需要較多的數位電路來控制以及處理訊號，而當製程進入深次微米(deep sub-micron)時，其數位電路部份所需的晶片面積及功耗便能有效的降低，也因此很適合做為大型SoC(System-on-Chip)的IP(intellectual property)。許多文獻顯示，在同樣的規格需求下，SAR ADC相較於pipeline ADC有較低功耗以及較小晶片面積的優勢，也因此，對於SAR ADC架構的技術開發，也儼然成了一門顯學。
然而，在SAR ADC架構中有一個重要的功能方塊：數位類比轉換器(Digital to Analog Converter，簡稱DAC)，其直接影響了SAR ADC的表現。DAC中的各個組成元素，例如電容，由於其在相對匹配(matching)度上的需求，使得DAC在晶片面積以及功耗上，佔了SAR ADC整體很大的比重，而如果DAC需要更大的面積，也代表DAC的驅動電路需要更大的驅動力，又進一步增加了面積與功耗。由於數位電路的成本相當的低廉，因此若是可以藉由數位電路的處理技巧，減少或甚至免除DAC對於組成元素在相對匹配度上的需求，將有效地降低ADC整體的晶片面積與功耗。
圖1為一種SAR ADC的簡化電路圖，請參照圖1。此SAR ADC 10包括：數位類比轉換器12、比較器16以及逐次逼近暫存器邏輯電路(簡稱SAR邏輯電路)18。數位類比轉換器12包括多個開關S₀、S₁、S₂、S₃、S_r、S_i、S_g以及4個組成電容C₀、C₁、C₂、C₃，所有組成電容的第一端點耦接至同一節點X。參考電容C_r的第一端點也耦接至前述節點X。在取樣模式時，開關S₀、S₁、S₂、S₃以及S_r都切換成導通至開關S_i，開關S_i切換成導通至輸入電壓V_in，開關S_g導通，使電容C₀、C₁、C₂、C₃以及C_r充電至輸入電壓V_in。而後，開關S_g斷開不導通，開關S₀、S₁、S₂、S₃以及S_r都切換成導通至地電位，使得節點X的電壓變成-V_in。在轉換模式時，開關S_i切換成導通至參考電壓V_ref，開關S_g斷開，開關S₀、S₁、S₂以及S₃依據4位元控制訊號而切換，逐次逼近後當前述節點X的電壓趨近於0，也就是兩個模式時的開路等效輸出趨近於相等時，根據4位元控制訊號即可計算而獲得最後的ADC數位輸出值。
圖1中的DAC的這些電容以2的冪次方(radix-2)做電容取值，所以：
C_n=2ⁿ*C
其中，n為大於等於0且小於4的正整數。因此，經由逐次逼近後，由SAR邏輯電路18送給DAC 12的4位元控制訊號，即為最後的ADC數位輸出值D_OUT，其中，控制訊號的所有位元值D₀、D₁、D₂、D₃等於0或1。然而由於電容的實際值與理想值之間的差異，所以直接影響了ADC的線性度。
根據一實施範例，提供一種線性度校正的方法，應用於逐次逼近暫存器類比數位轉換器，此逐次逼近暫存器類比數位轉換器包括數位類比轉換器，而此數位類比轉換器包括參考元素E_r以及N個組成元素E₀、E₁、...、E_N-1，部份的這些組成元素中的每一組成元素E_i包括主構成元素E_i ⁰以及w_i個次構成元素E_i ¹、E_i ²、...、，其中，N為大於1的正整數，w_i為大於等於1的正整數，i為大於等於0的正整數且小於N，此線性度校正的方法包括下列步驟。步驟之一為選擇校正的最低有效位元數y，以針對E_y、E_y+1、...、E_N-1進行校正，其中，y為大於等於0的正整數且小於N。步驟之另一則令i從y開始，重複下一步驟，並令i逐次加1，直到所有要進行校正的組成元素都校正過為止。步驟之再一為辨識組成元素E_i是否造成缺失判斷位階(missing decision level)，當組成元素E_i造成缺失判斷位階時，從次構成元素E_i ¹、E_i ²、...、中選擇部份者並使其失去作用。
根據一實施範例，提供一種逐次逼近暫存器類比數位轉換器，其包括：數位類比轉換器、比較器、逐次逼近暫存器邏輯電路、權重調整暫存器以及校正邏輯電路。數位類比轉換器包括參考元素E_r以及N個組成元素E₀、E₁、...、E_N-1，部份的這些組成元素中的每一組成元素E_i包括主構成元素E_i ⁰以及w_i個次構成元素E_i ¹、E_i ²、...、，其中，N為大於1的正整數，w_i為大於等於1的正整數，i為大於等於0的正整數且小於N。比較器具有第一輸入端、第二輸入端及輸出端，用以比較第一輸入端與第二輸入端的輸入，將比較結果輸出於輸出端。逐次逼近暫存器邏輯電路耦接至比較器及數位類比轉換器，用以根據比較器的輸出，來選擇對所有E₀、E₁、...、E_N-1的輸入值為第一值V₁與第二值V₀二者之一，以獲得輸入電壓的數位對應值。權重調整暫存器耦接至數位類比轉換器，用以儲存缺失判斷位階校正資訊，逐次逼近暫存器類比數位轉換器根據此缺失判斷位階校正資訊，使部份的這些次構成元素E_i ¹、E_i ²、...、失去作用。校正邏輯電路耦接至逐次逼近暫存器邏輯電路以及權重調整暫存器，此校正邏輯電路控制逐次逼近暫存器邏輯電路，以選擇對所有E₀、E₁、...、E_N-1以及參考元素E_r的輸入值為V₁與V₀二者之一，並根據比較器的輸出，來變更前述缺失判斷位階校正資訊。
根據一實施範例，又提供一種線性度校正的方法，應用於逐次逼近暫存器類比數位轉換器，此逐次逼近暫存器類比數位轉換器包括數位類比轉換器，而此數位類比轉換器包括參考元素E_r以及N個組成元素E₀、E₁、...、E_N-1，此線性度校正的方法包括下列步驟。步驟之一為辨識部分的這些組成元素中的每一組成元素E_i所造成的缺失編碼(missing code)而獲得缺失編碼數量m_i。步驟之另一為對所獲得的所有缺失編碼數量進行重疊消除。步驟之再一為根據重疊消除後的所有缺失編碼數量計算而更新補償係數，補償係數包括對應於每一組成元素E_i的每一補償係數ε_i。步驟之更一為根據補償係數對逐次逼近暫存器邏輯電路所輸出之數位對應值進行補償。其中，N為大於1的正整數，i為大於等於0的正整數且小於N。
根據一實施範例，又提供一種逐次逼近暫存器類比數位轉換器，其包括：數位類比轉換器、比較器、逐次逼近暫存器邏輯電路、補償係數暫存器、校正邏輯電路以及補償邏輯電路。此數位類比轉換器包括參考元素E_r以及N個組成元素E₀、E₁、...、E_N-1。比較器具有第一輸入端、第二輸入端及輸出端，用以比較第一輸入端與第二輸入端的輸入，將比較結果輸出於輸出端。逐次逼近暫存器邏輯電路耦接至比較器及數位類比轉換器，用以根據比較器的輸出，來選擇對所有E₀、E₁、...、E_N-1的輸入值為第一值V₁與第二值V₀二者之一，以獲得輸入電壓的數位對應值。補償係數暫存器儲存補償係數。校正邏輯電路耦接至逐次逼近暫存器邏輯電路以及補償係數暫存器，此校正邏輯電路控制逐次逼近暫存器邏輯電路，以選擇對所有E₀、E₁、...、E_N-1以及參考元素E_r的輸入值為V₁與V₀二者之一，並根據比較器的輸出，來變更補償係數。補償邏輯電路耦接至逐次逼近暫存器邏輯電路以及補償係數暫存器，用以根據補償係數對逐次逼近暫存器邏輯電路所輸出之數位對應值進行補償。此逐次逼近暫存器類比數位轉換器進行線性度校正時：辨識部分這些組成元素中的每一組成元素E_i所造成的缺失編碼而獲得缺失編碼數量m_i，並對所獲得的所有缺失編碼數量進行重疊消除，且根據重疊消除後的所有缺失編碼數量計算而更新補償係數，補償係數包括對應於每一組成元素E_i的每一補償係數ε_i。其中，N為大於1的正整數，i為大於等於0的正整數且小於N。
基於上述，本揭露中部份的組成元素中的每一組成元素E_i包括主構成元素E_i ⁰以及w_i個次構成元素E_i ¹、E_i ²、...、，當組成元素E_i造成缺失判斷位階時，從次構成元素E_i ¹、E_i ²、...、中選擇部份者並使其失去作用。從另一觀點來看，本揭露中對所獲得的缺失編碼數量進行重疊消除，並根據重疊消除後的缺失編碼數量計算而更新補償係數，且根據補償係數對數位對應值進行補償。本揭露可能免除一個SAR ADC中，數位類比轉換器的組成元素對於相對匹配度的要求，也可能減低了數位類比轉換器驅動電路的驅動能力需求，並可能進一步減少SAR ADC整體的面積與功耗。
為讓本揭露之上述特徵和優點能更明顯易懂，下文特舉實施範例，並配合所附圖式作詳細說明如下。
在此揭露一種新的SAR ADC，如圖2所示，圖2是一種新的SAR ADC實施範例的方塊圖，請參照圖2。此SAR ADC 20包括：校正邏輯電路21、數位類比轉換器22、比較器23、逐次逼近暫存器邏輯電路24、權重調整暫存器25、補償係數暫存器26以及補償邏輯電路27。數位類比轉換器22包括參考元素E_r以及N個組成元素E₀、E₁、...、E_N-1。在此又揭露一種新的數位類比轉換器中的組成元素E_i，如圖3所示，圖3是一種新的數位類比轉換器中的組成元素E_i的實施範例的電路方塊圖，請同時參照圖2與圖3。部份的前述組成元素E₀、E₁、...、E_N-1中的每一組成元素E_i包括主構成元素E_i ⁰、w_i個開關S_i ¹、S_i ²、...、以及w_i個次構成元素E_i ¹、E_i ²、...、，這些開關S_i ¹、S_i ²、...、耦接至這些次構成元素E_i ¹、E_i ²、...、，其中，N為大於1的正整數，w_i為大於等於1的正整數，i為大於等於0的正整數且小於N。圖2的數位類比轉換器22中省略多個開關不畫，以避免圖式太過複雜而難以辨識，開關的接法與作用可參考圖6A、圖6B或圖7等，但非以限定本揭露。
舉例來說，如果是N=12的12位元SAR ADC，則其數位類比轉換器包括參考元素E_r以及12個組成元素E₀、E₁、...、E₁₁。則部份的這些組成元素可能是包括E₄、E₅、...、E₁₁的後8個組成元素，或可能是E₆、E₇、...、E₁₁的後6個組成元素，也可能是所有的組成元素，或其他等等，本揭露並不設限。這些組成元素中的E₁₁可能其包括有主構成元素E₁₁ ⁰以及w₁₁=8個次構成元素E₁₁ ¹、E₁₁ ²、...、E₁₁ ⁸，或是E₆可能其包括有主構成元素E₆ ⁰以及w₆=4個次構成元素E₆ ¹、E₆ ²、E₆ ³、E₆ ⁴，或其他等等，本揭露並不設限。前述的每一個元素都有其對應的權重值，比如W_r為E_r的權重值，W_i為E_i的權重值等等。
本實施範例的這些組成元素及參考元素是以電容為例，因此參考元素E_r就是參考電容C_r，其具有第一端點及第二端點，而這些組成元素就是N個組成電容，標示為C₀、C₁、...、C_N-1，每一組成電容具有第一端點及第二端點，所有組成電容的第一端點耦接至同一個節點X，參考電容C_r的第一端點耦接至前述節點X，而所有元素的權重值在此例中可以理解為電容值。依此，部份的前述組成電容C₀、C₁、...、C_N-1中的每一組成電容C_i包括主構成電容C_i ⁰以及w_i個次構成電容C_i ¹、C_i ²、...、。
本實施範例是以電容為例，但非用以限定本揭露，這些組成元素及參考元素可以是電容、電阻、及電流源三者之任一種，或是其他可以組成數位類比轉換器的元件。在組成元素不是電容的情況下，這些組成元素與參考元素的電路構成不一定如圖中所示地將第一端點連接在一起，端視數位類比轉換器的構造而定。
請繼續參照圖2。比較器23具有第一輸入端、第二輸入端及輸出端，比較器23會比較第一輸入端與第二輸入端的輸入，將比較結果輸出於輸出端。逐次逼近暫存器邏輯電路24耦接至比較器23及數位類比轉換器22，SAR邏輯電路24根據比較器23的輸出，來選擇對所有E₀、E₁、...、E_N-1的輸入值為第一值V₁與第二值V₀二者之一，以獲得輸入電壓V_in的數位對應值。在本實施例中，因為組成元素就是組成電容，所以第一值V₁與第二值V₀分別可能是電壓值VRT與VRB或可能是電壓值Vref與0，但非以限定本揭露，如果組成元素是電流源，則第一值V₁與第二值V₀可能是代表1與0的控制訊號。
權重調整暫存器25耦接至數位類比轉換器22，權重調整暫存器25用以儲存缺失判斷位階校正資訊，逐次逼近暫存器類比數位轉換器20根據此缺失判斷位階校正資訊，使部份的這些次構成元素E_i ¹、E_i ²、...、失去作用。校正邏輯電路21耦接至逐次逼近暫存器邏輯電路24以及權重調整暫存器25，此校正邏輯電路21控制逐次逼近暫存器邏輯電路24，以選擇對所有E₀、E₁、...、E_N-1以及參考元素E_r的輸入值為V₁與V₀二者之一，並根據比較器23的輸出，來變更前述缺失判斷位階校正資訊，而使部份的這些次構成元素E_i ¹、E_i ²、...、失去作用，也就是調整了組成元素E_i的實際權重值，而達到校正線性度，其線性度校正的詳細步驟於後再詳述。
請繼續參照圖2。補償係數暫存器26用來儲存補償係數。校正邏輯電路21又耦接至補償係數暫存器26，校正邏輯電路21控制逐次逼近暫存器邏輯電路24，以選擇對所有E₀、E₁、...、E_N-1以及參考元素E_r的輸入值為V₁與V₀二者之一，並根據比較器23的輸出，來變更補償係數。補償邏輯電路27耦接至逐次逼近暫存器邏輯電路24以及補償係數暫存器26，補償邏輯電路27根據補償係數，來對逐次逼近暫存器邏輯電路24所輸出之數位對應值進行補償，而達到校正線性度，其線性度校正的詳細步驟於後再詳述。
圖4為一種SAR ADC以及其中的DAC的轉換曲線圖，請參考圖4。SAR ADC中的DAC對於組成元素在相對匹配度上有強烈的需求，如果各組成元素的權重值不對稱，將會影響到ADC輸出的碼寬度(code width)。舉各元素是電容為例，當組成電容C_i的電容值符合下式：
且DAC中輸入碼的位元i由0變為1時，如圖中圓形線41所標示，DAC的輸出電壓與其他正常值相比突然有一個大的上升，因而造成SAR ADC的輸出曲線上，可能有多個不同的輸入電壓卻沒有對應不同的數位輸出值或是有相同的數位輸出值，如圓形線42所標示，此種情況叫做缺失判斷位階(missing decision level)。當組成電容C_i的電容值符合下式：
且DAC中輸入碼的位元i由0變為1時，如圖中圓形線43所標示，DAC的輸出電壓不升反降，因而造成SAR ADC的輸出曲線上，相鄰的兩個輸入電壓卻對應數值差異極大的兩個數位輸出值，如圓形線44所標示，此種情況叫做缺失編碼(missing code)。
圖5為一種新的線性度校正的方法的實施範例的流程圖，請同時參照圖2圖3及圖5。此種線性度校正的方法，可應用於圖2的逐次逼近暫存器類比數位轉換器。步驟S510為選擇校正的最低有效位元數y，以針對E_y、E_y+1、...、E_N-1進行校正，其中，y為大於等於0的正整數且小於N。不一定每個組成元素都需要校正，可以視實際的狀況，從所有組成元素中選擇影響較大的部份高位元(more significant bit簡稱MSB)的組成元素來校正，但真正校正時是由低位元(less significant bit簡稱LSB)到高位元依次校正，換成步驟來看，則是令i從y開始，重複下面幾個步驟，並令i逐次加1，直到所有要進行校正的組成元素都校正過為止。
步驟S520為辨識組成元素E_i是否造成缺失判斷位階，此步驟可細分為下述步驟。於第一模式時，例如是取樣模式(sampling mode)時，對標示小於i的E₀、E₁、...、E_i-1以及該參考元素E_r輸入V₁，並對標示大於等於i的E_i、E_i+1、...、E_N-1輸入V₀。並於第二模式時，例如是電荷重分配模式(charge redistribution mode)時，對E_i輸入V₁，並對其他E₀、...、E_i-1、E_i+1、...、E_N-1以及該參考元素E_r輸入V₀。再根據在前述第一模式或第二模式時，例如電荷重分配模式時，比較器23的輸出，來決定是否造成缺失判斷位階。
為清楚解釋步驟S520中詳細的步驟，特舉4位元的SAR ADC為例，說明如何辨識組成電容C₃是否造成缺失判斷位階。圖6A為一種在取樣模式時4位元的SAR ADC的部份電路的電路圖，圖6B為一種在電荷重分配模式時4位元的SAR ADC的部份電路的電路圖，請同時參照圖6A及圖6B。在取樣模式時，開關S_in切換成導通至參考電壓V_ref，開關S_g導通，開關S₃切換成導通至地電位，使電容C₃為0電壓，開關S₀、S₁、S₂以及S_r都切換成導通至開關S_in，使電容C₀、C₁、C₂以及C_r充電至參考電壓V_ref。也就是說，對標示小於i的C₀、C₁、C₂以及參考元素C_r輸入V_ref，並對標示大於等於i的C₃輸入0。而後，開關S_g斷開不導通，開關S₀、S₁、S₂、S₃以及S_r都切換成導通至地電位。在電荷重分配模式時，開關S_in不變仍然導通至參考電壓V_ref，開關S_g斷開，開關S₃切換成導通至開關S_in，開關S₀、S₁、S₂以及S_r都切換成導通至地電位，也就是說，對C₃輸入V_ref，並對其他C₀、C₁、C₂以及參考元素C_r輸入0。此時節點X的電壓如下式：
其中i=3，故如果此時的V_x大於0，表示符合前述式子(1)，則此時的組成電容C₃將會造成缺失判斷位階，因此，可以由比較器23的輸出來決定是否造成缺失判斷位階。同理，另一實施例中，可能把取樣模式與電荷重分配模式的開關切換方式相反操作，則V_x小於0才會造成缺失判斷位階，故仍然可以由比較器23的輸出來決定是否造成缺失判斷位階。
繼續執行步驟S530，判斷當組成元素E_i造成缺失判斷位階時，則執行步驟S540，即變更缺失判斷位階校正資訊，以從次構成元素E_i ¹、E_i ²、...、中選擇部份者並使其失去作用。步驟S540舉例來說，可先令z=1，z為大於等於1的正整數且小於等於w_i，然後變更缺失判斷位階校正資訊並存入權重調整暫存器25中，SAR ADC根據此缺失判斷位階校正資訊，來切換DAC中的開關S_i ^z，而使次構成元素E_i ^z失去作用，接著令z加1，重複前2個步驟，直到不會再造成缺失判斷位階為止。當組成元素E_i不會造成缺失判斷位階時，則繼續往下執行步驟S550。
步驟S550判斷是否所有要進行校正位元的組成元素都完成校正，如果不是的話，執行步驟S560，即選擇下一個位元的組成元素，例如：將i加1回存到i，然後回到步驟S520去，辨識新的組成元素E_i是否造成缺失判斷位階。如果所有要進行校正位元的組成元素都完成校正，則執行步驟S570。
步驟S570為辨識部分的這些組成元素中的每一組成元素E_i所造成的缺失編碼(missing code)而獲得缺失編碼數量m_i。此步驟是由LSB往MSB依次進行，令i從要進行的最低位元的E_i開始，逐次加1，直到最高位元的E_i辨識過為止，本實施例中，對所有的組成元素進行辨識缺失編碼，但非用以限定本揭露，其他亦可選擇影響較大的部份高位元的組成元素來進行。步驟S570細分為下述步驟。於第三模式時，例如取樣模式時，對E_i輸入第一值V₁，並對其他E₀、...、E_i-1、E_i+1、...、E_N-1以及參考元素E_r輸入第二值V₀。於第四模式時，例如搜索模式時，對標示大於等於i的E_i、E_i+1、...、E_N-1輸入V₀，並以逐次逼近(successive approximation)方式，來搜索並選擇對標示小於i的E₀、E₁、...、E_i-1的輸入值為V₁與V₀二者之一。再根據搜索後所得之對E₀、E₁、...、E_i-1的輸入值，來計算而獲得缺失編碼數量m_i。
為清楚解釋步驟S570中詳細的步驟，特舉4位元的SAR ADC為例，說明如何辨識組成電容C₃是否造成缺失編碼。圖7為一種在取樣模式時4位元的SAR ADC的部份電路的電路圖，請參照圖7。在取樣模式時，開關S_in切換成導通至參考電壓V_ref，開關S_g導通，開關S₃切換成導通至開關S_in，使電容C₃充電至參考電壓V_ref，開關S₀、S₁、S₂以及S_r都切換成導通至地電位，使電容C₀、C₁、C₂以及C_r為0電壓。也就是說，對標示等於i的C₃輸入V_ref，且對其他的C₀、C₁、C₂以及參考元素C_r輸入0。而後，開關S_g斷開不導通，開關S₀、S₁、S₂、S₃以及S_r都切換成導通至地電位。在搜索模式時，開關S_in不變仍然導通至參考電壓V_ref，開關S_g斷開，對標示大於等於i的C₃輸入0，再以逐次逼近方式來搜索並選擇對標示小於i的C₀、C₁、C₂的輸入值為V_ref與0二者之一，以找出滿足下式的最大的位元碼D₀、D₁、...、D_i-1：
再根據搜索後所得之最大的位元碼D₀、D₁、...、D_i-1，來計算而獲得缺失編碼數量m_i。例如m_i可由下列式子獲得：
m _i=2ⁱ-C _exist-1　(5)
其中，C_exist為最大的位元碼D₀、D₁、...、D_i-1組成的數值。
前述所謂的逐次逼近方式，為一種二元搜尋(binary-search)的方式，另外也可為一種所謂的一元搜尋(unary-search)的方式，此方式為一種從最大/最小值單調下降/上昇的搜尋方式。但前述皆非以限定本揭露。
圖8A為一種有缺失編碼的SAR ADC的部分轉換曲線示意圖，圖8B為針對圖8A進行缺失編碼補償的部分轉換曲線示意圖，請同時參考圖8A與圖8B。由圖中可知，不同位元的組成元素E_i造成不同的缺失編碼m_i，輸出碼進行線性校正時，還需考慮不同位元的組成元素E_i的缺失編碼m_i所造成影響的次數。
步驟S580為對所獲得的所有缺失編碼數量進行重疊消除。圖9為一種進行缺失編碼補償但未進行重疊消除的SAR ADC的部分轉換曲線示意圖，請參考圖9。由圖中可知，必須進行重疊消除否則可能無法得到線性的轉換曲線。此步驟同樣是由LSB往MSB依次進行，令i從要進行的最低位元的E_i開始，逐次加1，直到所有獲得的缺失編碼數量進行過重疊消除為止，步驟S580可細分為下述步驟。當i=0時，新的缺失編碼數量m ₀'=m ₀，或是新的缺失編碼數量m _i'由下式計算而得：
其中，o_j是位元i的一個缺失編碼段中位元j的變換碼之數量(o_j is the number of transition codes of bit j that fall in the same missing code segment of bit i)，j為大於等於0的正整數且小於i。位元j的變換碼可以由下式表示：
(2^j-1)+(k-1).2^j ⁺¹
其中，k為大於0的正整數且小於N-j。
步驟S590為根據重疊消除後的所有缺失編碼數量計算而更新補償係數，補償係數包括對應於每一組成元素E_i的每一補償係數ε_i。此步驟同樣是由LSB往MSB依次進行，令i從要進行的最低位元的E_i開始，逐次加1，直到更新所有組成元素的補償係數為止，步驟S590可細分為下述步驟。當i=0時，補償係數ε_i=0。當i=1時，補償係數ε_i=m_i。當2i<N時，補償係數ε_i由下式計算而得：
其中，j為大於等於1的正整數且小於i。整理此步驟可表示為：
當SAR ADC進入工作模式時，最後的補償係數已經存入補償係數暫存器26，補償邏輯電路27根據補償係數計算出實際的補償碼，再對逐次逼近暫存器邏輯電路24所輸出之數位對應值進行補償。實際的補償碼可由下試算出：
C _cmp=ε _N _-1 D _N _-1+ε _N _-2 D _N _-2+…+ε ₀ D ₀　(9)
其中位元碼D₀、D₁、...、D_N-1為逐次逼近暫存器邏輯電路24所輸出的數位對應值。
圖10為另一種新的線性度校正的方法的實施範例的流程圖，請同時參照圖10及圖5。圖5明顯地是將整個線性度校正的方法分成兩個階段，利用步驟S520、S530、S540再配合步驟S550、S560來針對欲校正的所有位元的組成元素進行有關缺失判斷位階的線性度校正，而後再利用步驟S570、S580、S590進行有關缺失編碼的補償係數更新，只不過這三個步驟是個別地對欲校正的所有位元的組成元素進行運算。圖10的步驟S920、S930、S940與步驟S520、S530、S540相同故不再贅述，但細看步驟S970、S980、S990是位在步驟S950、S960的迴圈之內，再看步驟S970為辨識組成元素E_i所造成的缺失編碼而獲得缺失編碼數量m_i，步驟S980為對缺失編碼數量m_i進行重疊消除根據步驟S990為缺失編碼數量m_i計算而更新補償係數，這三個步驟都只針對一個位元的組成元素E_i。因此，圖10不是分成兩個階段，而是同時進行有關缺失判斷位階的線性度校正以及有關缺失編碼的補償係數更新，但以各位元的組成元素E_i的角度來看，仍然是先進行有關缺失判斷位階的線性度校正再進行有關缺失編碼的補償係數更新。步驟S970、S980、S990內的其他運算或判斷方法與步驟S570、S580、S590大致相同故不再贅述。
前述各實施範例都是完整包括缺失判斷位階與缺失編碼的線性度校正，但非以限定本揭露，也可以個別只針對缺失判斷位階進行線性度校正，或是只針對缺失編碼進行線性度校正。例如：只針對缺失判斷位階進行線性度校正的逐次逼近暫存器類比數位轉換器可以只包括：數位類比轉換器、比較器、逐次逼近暫存器邏輯電路、權重調整暫存器以及校正邏輯電路。而只針對缺失編碼進行線性度校正的逐次逼近暫存器類比數位轉換器可以只包括：數位類比轉換器、比較器、逐次逼近暫存器邏輯電路、補償係數暫存器、校正邏輯電路以及補償邏輯電路。同理，只針對缺失判斷位階進行線性度校正的方法可以只包括：步驟S520、S530、S540、S550、S560或是步驟S920、S930、S940、S950、S960。而只針對缺失編碼進行線性度校正的方法可以只包括：步驟S570、S580、S590或是步驟S950、S960、S970、S980、S990。
基於上述，本揭露中部份的組成元素中的每一組成元素E_i包括主構成元素E_i ⁰以及w_i個次構成元素E_i ¹、E_i ²、...、，當組成元素E_i造成缺失判斷位階時，從次構成元素E_i ¹、E_i ²、...、中選擇部份者並使其失去作用。從另一觀點來看，本揭露中對所獲得的缺失編碼數量進行重疊消除，並根據重疊消除後的缺失編碼數量計算而更新補償係數，且根據補償係數對數位對應值進行補償。本揭露可能免除一個SAR ADC中，數位類比轉換器的組成元素對於相對匹配度的要求，也可能減低了數位類比轉換器驅動電路的驅動能力需求，並可能進一步減少SAR ADC整體的面積與功耗。
雖然本揭露已以實施範例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，故本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
10,20．．．SAR ADC
21．．．校正邏輯電路
12,22．．．數位類比轉換器
16,23．．．比較器
18,24．．．SAR邏輯電路
25．．．權重調整暫存器
26．．．補償係數暫存器
27．．．補償邏輯電路
C₀、C₁、...、C_N-1．．．組成電容
C_r．．．參考電容
C_i ⁰．．．主構成電容
C_i ¹、C_i ²、...、．．．次構成電容
E₀、E₁、...、E_N-1．．．組成元素
E_r．．．參考元素
E_i ⁰．．．主構成元素
E_i ¹、E_i ²、...、．．．次構成元素
S₀、S₁、S₂、S₃、S_r、S_i、S_g．．．開關
S_i ¹、S_i ²、...、．．．開關
S510~S590．．．用以說明圖5的實施範例的各步驟
S910~S990．．．用以說明圖10的實施範例的各步驟
X．．．節點
圖1為一種SAR ADC的簡化電路圖。
圖2是一種新的SAR ADC實施範例的方塊圖。
圖3是一種新的數位類比轉換器中的組成元素E_i的實施範例的電路方塊圖。
圖4為一種SAR ADC以及其中的DAC的轉換曲線圖。
圖5為一種新的線性度校正的方法的實施範例的流程圖。
圖6A為一種在取樣模式時4位元的SAR ADC的部份電路的電路圖。
圖6B為一種在電荷重分配模式時4位元的SAR ADC的部份電路的電路圖。
圖7為一種在取樣模式時4位元的SAR ADC的部份電路的電路圖。
圖8A為一種有缺失編碼的SAR ADC的部分轉換曲線示意圖。
圖8B為針對圖8A進行缺失編碼補償的部分轉換曲線示意圖。
圖9為一種進行缺失編碼補償但未進行重疊消除的SAR ADC的部分轉換曲線示意圖。
圖10為另一種新的線性度校正的方法的實施範例的流程圖。
20．．．SAR ADC
21．．．校正邏輯電路
22．．．數位類比轉換器
23．．．比較器
24．．．SAR邏輯電路
25．．．權重調整暫存器
26．．．補償係數暫存器
27．．．補償邏輯電路
C₀、C₁、...、C_N-1．．．組成電容
C_r．．．參考電容
E₀、E₁、...、E_N-1．．．組成元素
E_r．．．參考元素

权利要求:
Claims (34)
[1] 一種線性度校正的方法，應用於一逐次逼近暫存器類比數位轉換器，該逐次逼近暫存器類比數位轉換器包括一數位類比轉換器，該數位類比轉換器包括一參考元素E_r以及N個組成元素E₀、E₁、...、E_N-1，部份的該些組成元素中的每一組成元素E_i包括一主構成元素E_i ⁰以及w_i個次構成元素E_i ¹、E_i ²、...、，其中，N為大於1的正整數，w_i為大於等於1的正整數，i為大於等於0的正整數且小於N，該方法包括：選擇校正的最低有效位元數y，以針對E_y、E_y+1、...、E_N-1進行校正，其中，y為大於等於0的正整數且小於N；以及令i從y開始，重複以下步驟，並令i逐次加1，直到所有要進行校正的組成元素都校正過為止：辨識組成元素E_i是否造成一缺失判斷位階，當組成元素E_i造成該缺失判斷位階時，從該些次構成元素E_i ¹、E_i ²、...、中選擇部份者並使其失去作用。
[2] 如申請專利範圍第1項所述之線性度校正的方法，其中，辨識組成元素E_i是否造成該缺失判斷位階的步驟，包括：於一第一模式時，對標示小於i的E₀、E₁、...、E_i-1以及該參考元素E_r輸入一第一值V₁，並對標示大於等於i的E_i、E_i+1、...、E_N-1輸入一第二值V₀；於一第二模式時，對E_i輸入V₁，並對其他E₀、...、E_i-1、E_i+1、...、E_N-1以及該參考元素E_r輸入V₀；以及根據在該第一模式或該第二模式時該數位類比轉換器的輸出，來決定是否造成該缺失判斷位階。
[3] 如申請專利範圍第1項所述之線性度校正的方法，其中，從該些次構成元素E_i ¹、E_i ²、...、中選擇部份者並使其失去作用的步驟，包括：令z=1；使次構成元素E_i ^z失去作用；令z加1；以及重複前2個步驟，直到不會造成該缺失判斷位階為止，其中，z為大於等於1的正整數且小於等於w_i。
[4] 如申請專利範圍第1項所述之線性度校正的方法，更包括：辨識組成元素E_i所造成的一缺失編碼而獲得缺失編碼數量m_i；對缺失編碼數量m_i進行一重疊消除；以及根據缺失編碼數量m_i計算而更新補償係數，其中，補償係數包括對應於組成元素E_i的補償係數ε_i，而該逐次逼近暫存器邏輯電路根據補償係數對所輸出之一數位對應值進行補償。
[5] 如申請專利範圍第4項所述之線性度校正的方法，其中辨識組成元素E_i所造成的該缺失編碼而獲得缺失編碼數量m_i的步驟，包括：於一第三模式時，對E_i輸入一第一值V₁，並對其他E₀、...、E_i-1、E_i+1、...、E_N-1以及該參考元素E_r輸入一第二值V₀；於一第四模式時，對標示大於等於i的E_i、E_i+1、...、E_N-1輸入V₀，並選擇對標示小於i的E₀、E₁、...、E_i-1的輸入值為V₁與V₀二者之一；以及根據此時對E₀、E₁、...、E_i-1的輸入值，計算而獲得缺失編碼數量m_i。
[6] 如申請專利範圍第4項所述之線性度校正的方法，其中對缺失編碼數量m_i進行該重疊消除的步驟，包括：當i=0時，新的缺失編碼數量m ₀'=m ₀；以及新的缺失編碼數量m _i'由下式計算而得：其中，o_j是位元i的一個缺失編碼段中位元j的變換碼之數量，j為大於等於0的正整數且小於i。
[7] 如申請專利範圍第4項所述之線性度校正的方法，其中根據缺失編碼數量m_i計算而更新補償係數的步驟，包括：當i=0時，補償係數ε_i=0；當i=1時，補償係數ε_i=m_i；以及當2i<N時，補償係數ε_i由下式計算而得：其中，j為大於等於1的正整數且小於i。
[8] 如申請專利範圍第1項所述之線性度校正的方法，其中該些組成元素及該參考元素為電容、電阻、及電流源三者之任一種。
[9] 一種逐次逼近暫存器類比數位轉換器，包括：一數位類比轉換器，包括：一參考元素E_r；以及N個組成元素E₀、E₁、...、E_N-1，部份的該些組成元素中的每一組成元素E_i包括：一主構成元素E_i ⁰；以及w_i個次構成元素E_i ¹、E_i ²、...、，其中，N為大於1的正整數，w_i為大於等於1的正整數，i為大於等於0的正整數且小於N；一比較器，具有第一輸入端、第二輸入端及輸出端，用以比較第一輸入端與第二輸入端的輸入，將比較結果輸出於輸出端；一逐次逼近暫存器邏輯電路，耦接至該比較器及該數位類比轉換器，用以根據該比較器的輸出，來選擇對所有E₀、E₁、...、E_N-1的輸入值為一第一值V₁與一第二值V₀二者之一，以獲得一輸入電壓的一數位對應值；一權重調整暫存器，耦接至該數位類比轉換器，用以儲存一缺失判斷位階校正資訊，該逐次逼近暫存器類比數位轉換器根據該缺失判斷位階校正資訊，使部份的該些次構成元素E_i ¹、E_i ²、...、失去作用；以及一校正邏輯電路，耦接至該逐次逼近暫存器邏輯電路以及該權重調整暫存器，該校正邏輯電路控制該逐次逼近暫存器邏輯電路，以選擇對所有E₀、E₁、...、E_N-1以及該參考元素E_r的輸入值為V₁與V₀二者之一，並根據該比較器的輸出，來變更該缺失判斷位階校正資訊。
[10] 如申請專利範圍第9項所述之逐次逼近暫存器類比數位轉換器，其進行線性度校正時：選擇校正的最低有效位元數y，以針對E_y、E_y+1、...、E_N-1進行校正，其中，y為大於等於0的正整數且小於N；以及令i從y開始，重複以下步驟，並令i逐次加1，直到所有要進行校正的組成元素都校正過為止：辨識組成元素E_i是否造成一缺失判斷位階，當組成元素E_i造成該缺失判斷位階時，變更該缺失判斷位階校正資訊，進而從該些次構成元素E_i ¹、E_i ²、...、中選擇部份者並使其失去作用。
[11] 如申請專利範圍第10項所述之逐次逼近暫存器類比數位轉換器，其中辨識組成元素E_i是否造成該缺失判斷位階時：於一第一模式時，對標示小於i的E₀、E₁、...、E_i-1以及該參考元素E_r輸入V₁，並對標示大於等於i的E_i、E_i+1、...、E_N-1輸入V₀；於一第二模式時，對E_i輸入V₁，並對其他E₀、...、E_i-1、E_i+1、...、E_N-1以及該參考元素E_r輸入V₀；以及根據在該第一模式或該第二模式時該比較器的輸出，來決定是否造成該缺失判斷位階。
[12] 如申請專利範圍第10項所述之逐次逼近暫存器類比數位轉換器，其中，部份的該些組成元素中的每一組成元素E_i更包括w_i個開關S_i ¹、S_i ²、...、，耦接至該些次構成元素E_i ¹、E_i ²、...、，而從該些次構成元素E_i ¹、E_i ²、...、中選擇部份者並使其失去作用時：令z=1；切換開關S_i ^z，而使次構成元素E_i ^z失去作用；令z加1；以及重複前2個步驟，直到不會造成該缺失判斷位階為止，其中，z為大於等於1的正整數且小於等於w_i。
[13] 如申請專利範圍第9項所述之逐次逼近暫存器類比數位轉換器，更包括：一補償係數暫存器，耦接至該校正邏輯電路，用以儲存補償係數；以及一補償邏輯電路，耦接至該逐次逼近暫存器邏輯電路以及該補償係數暫存器，用以根據補償係數對該逐次逼近暫存器邏輯電路所輸出之該數位對應值進行補償，該逐次逼近暫存器類比數位轉換器進行線性度校正時：選擇校正的最低有效位元數y，以針對E_y、E_y+1、...、E_N-1進行校正，其中，y為大於等於0的正整數且小於N；以及令i從y開始，重複以下步驟，並令i逐次加1，直到所有要進行校正的組成元素都校正過為止：辨識組成元素E_i所造成的一缺失編碼而獲得缺失編碼數量m_i；對缺失編碼數量m_i進行一重疊消除；以及根據缺失編碼數量m_i計算而更新補償係數，其中，補償係數包括對應於組成元素E_i的補償係數ε_i。
[14] 如申請專利範圍第13項所述之逐次逼近暫存器類比數位轉換器，其中辨識組成元素E_i所造成的該缺失編碼而獲得缺失編碼數量m_i時：於一第三模式時，對E_i輸入V₁，並對其他E₀、...、E_i-1、E_i+1、...、E_N-1以及該參考元素E_r輸入V₀；於一第四模式時，對標示大於等於i的E_i、E_i+1、...、E_N-1輸入V₀，並選擇對標示小於i的E₀、E₁、...、E_i-1的輸入值為V₁與V₀二者之一；以及根據此時對E₀、E₁、...、E_i-1的輸入值，計算而獲得缺失編碼數量m_i。
[15] 如申請專利範圍第13項所述之逐次逼近暫存器類比數位轉換器，其中對缺失編碼數量m_i進行該重疊消除時：當i=0時，新的缺失編碼數量m ₀'=m ₀；以及新的缺失編碼數量m _i'由下式計算而得：其中，o_j是位元i的一個缺失編碼段中位元j的變換碼之數量，j為大於等於0的正整數且小於i。
[16] 如申請專利範圍第13項所述之逐次逼近暫存器類比數位轉換器，其中根據缺失編碼數量m_i計算而更新補償係數時：當i=0時，補償係數ε_i=0；當i=1時，補償係數ε_i=m_i；以及當2i<N時，補償係數ε_i由下式計算而得：其中，j為大於等於1的正整數且小於i。
[17] 如申請專利範圍第9項所述之逐次逼近暫存器類比數位轉換器，其中該些組成元素及參考元素為電容、電阻、及電流源三者之任一種。
[18] 一種線性度校正的方法，應用於一逐次逼近暫存器類比數位轉換器，該逐次逼近暫存器類比數位轉換器包括一數位類比轉換器，該數位類比轉換器包括一參考元素E_r以及N個組成元素E₀、E₁、...、E_N-1，該方法包括：辨識部分該些組成元素中的每一組成元素E_i所造成的一缺失編碼而獲得缺失編碼數量m_i；對所獲得的所有缺失編碼數量進行一重疊消除；根據重疊消除後的所有缺失編碼數量計算而更新補償係數，補償係數包括對應於每一組成元素E_i的每一補償係數ε_i；以及根據補償係數對該逐次逼近暫存器邏輯電路所輸出之一數位對應值進行補償，其中，N為大於1的正整數，i為大於等於0的正整數且小於N。
[19] 如申請專利範圍第18項所述之線性度校正的方法，其中辨識部分該些組成元素中的每一組成元素E_i所造成的該缺失編碼而獲得缺失編碼數量m_i的步驟，包括：於一第三模式時，對E_i輸入一第一值V₁，並對其他E₀、...、E_i-1、E_i+1、...、E_N-1以及該參考元素E_r輸入一第二值V₀；於一第四模式時，對標示大於等於i的E_i、E_i+1、...、E_N-1輸入V₀，並選擇對標示小於i的E₀、E₁、...、E_i-1的輸入值為V₁與V₀二者之一；以及根據此時對E₀、E₁、...、E_i-1的輸入值，計算而獲得缺失編碼數量m_i。
[20] 如申請專利範圍第18項所述之線性度校正的方法，其中對所獲得的所有缺失編碼數量進行該重疊消除的步驟，包括：當i=0時，新的缺失編碼數量m ₀'=m ₀；以及新的缺失編碼數量m _i'由下式計算而得：其中，o_j是位元i的一個缺失編碼段中位元j的變換碼之數量，j為大於等於0的正整數且小於i。
[21] 如申請專利範圍第18項所述之線性度校正的方法，其中根據重疊消除後的所有缺失編碼數量m_i計算而更新補償係數的步驟，包括：當i=0時，補償係數ε_i=0；當i=1時，補償係數ε_i=m_i；以及當2i<N時，補償係數ε_i由下式計算而得：其中，j為大於等於1的正整數且小於i。
[22] 如申請專利範圍第18項所述之線性度校正的方法，其中，部份的該些組成元素中的每一組成元素E_i包括一主構成元素E_i ⁰以及w_i個次構成元素E_i ¹、E_i ²、...、，其中，w_i為大於等於1的正整數，該方法更包括：選擇校正的最低有效位元數y，以針對E_y、E_y+1、...、E_N-1進行校正，其中，y為大於等於0的正整數且小於N；以及令i從y開始，重複以下步驟，並令i逐次加1，直到所有要進行校正的組成元素都校正過為止：辨識組成元素E_i是否造成一缺失判斷位階，當組成元素E_i造成該缺失判斷位階時，從該些次構成元素E_i ¹、E_i ²、...、中選擇部份者並使其失去作用。
[23] 如申請專利範圍第22項所述之線性度校正的方法，其中，辨識組成元素E_i是否造成該缺失判斷位階的步驟，包括：於一第一模式時，對標示小於i的E₀、E₁、...、E_i-1以及該參考元素E_r輸入一第一值V₁，並對標示大於等於i的E_i、E_i+1、...、E_N-1輸入一第二值V₀；於一第二模式時，對E_i輸入V₁，並對其他E₀、...、E_i-1、E_i+1、...、E_N-1以及該參考元素E_r輸入V₀；以及根據在該第一模式或該第二模式時該數位類比轉換器的輸出，來決定是否造成該缺失判斷位階。
[24] 如申請專利範圍第22項所述之線性度校正的方法，其中，從該些次構成元素E_i ¹、E_i ²、...、中選擇部份者並使其失去作用的步驟，包括：令z=1；使次構成元素E_i ^z失去作用；令z加1；以及重複前2個步驟，直到不會造成該缺失判斷位階為止，其中，z為大於等於1的正整數且小於等於w_i。
[25] 如申請專利範圍第18項所述之線性度校正的方法，其中該些組成元素及該參考元素為電容、電阻、及電流源三者之任一種。
[26] 一種逐次逼近暫存器類比數位轉換器，包括：一數位類比轉換器，包括：一參考元素E_r；以及N個組成元素E₀、E₁、...、E_N-1；一比較器，具有第一輸入端、第二輸入端及輸出端，用以比較第一輸入端與第二輸入端的輸入，將比較結果輸出於輸出端；一逐次逼近暫存器邏輯電路，耦接至該比較器及該數位類比轉換器，用以根據該比較器的輸出，來選擇對所有E₀、E₁、...、E_N-1的輸入值為一第一值V₁與一第二值V₀二者之一，以獲得一輸入電壓的一數位對應值；一補償係數暫存器，用以儲存補償係數；一校正邏輯電路，耦接至該逐次逼近暫存器邏輯電路以及該補償係數暫存器，該校正邏輯電路控制該逐次逼近暫存器邏輯電路，以選擇對所有E₀、E₁、...、E_N-1以及該參考元素E_r的輸入值為V₁與V₀二者之一，並根據該比較器的輸出，來變更補償係數；以及一補償邏輯電路，耦接至該逐次逼近暫存器邏輯電路以及該補償係數暫存器，用以根據補償係數對該逐次逼近暫存器邏輯電路所輸出之該數位對應值進行補償；該逐次逼近暫存器類比數位轉換器進行線性度校正時：辨識部分該些組成元素中的每一組成元素E_i所造成的一缺失編碼而獲得缺失編碼數量m_i，並對所獲得的所有缺失編碼數量進行一重疊消除，且根據重疊消除後的所有缺失編碼數量計算而更新補償係數，補償係數包括對應於每一組成元素E_i的每一補償係數ε_i，其中，N為大於1的正整數，i為大於等於0的正整數且小於N。
[27] 如申請專利範圍第26項所述之逐次逼近暫存器類比數位轉換器，其中辨識部分該些組成元素中的每一組成元素E_i所造成的該缺失編碼而獲得缺失編碼數量m_i時：於一第三模式時，對E_i輸入V₁，並對其他E₀、...、E_i-1、E_i+1、...、E_N-1以及該參考元素E_r輸入V₀；於一第四模式時，對標示大於等於i的E_i、E_i+1、...、E_N-1輸入V₀，並選擇對標示小於i的E₀、E₁、...、E_i-1的輸入值為V₁與V₀二者之一；以及根據此時對E₀、E₁、...、E_i-1的輸入值，計算而獲得缺失編碼數量m_i。
[28] 如申請專利範圍第26項所述之逐次逼近暫存器類比數位轉換器，其中對所獲得的所有缺失編碼數量進行該重疊消除時：當i=0時，新的缺失編碼數量m ₀'=m ₀；以及新的缺失編碼數量m _i'由下式計算而得：其中，o_j是位元i的一個缺失編碼段中位元j的變換碼之數量，j為大於等於0的正整數且小於i。
[29] 如申請專利範圍第26項所述之逐次逼近暫存器類比數位轉換器，其中根據重疊消除後的所有缺失編碼數量計算而更新補償係數時：當i=0時，補償係數ε_i=0；當i=1時，補償係數ε_i=m_i；以及當2i<N時，補償係數ε_i由下式計算而得：其中，j為大於等於1的正整數且小於i。
[30] 如申請專利範圍第26項所述之逐次逼近暫存器類比數位轉換器，其中，部份的該些組成元素中的每一組成元素E_i包括：一主構成元素E_i ⁰；以及w_i個次構成元素E_i ¹、E_i ²、...、，其中，w_i為大於等於1的正整數，該逐次逼近暫存器類比數位轉換器更包括：一權重調整暫存器，耦接至該數位類比轉換器以及該校正邏輯電路，用以儲存一缺失判斷位階校正資訊，該逐次逼近暫存器類比數位轉換器根據該缺失判斷位階校正資訊，使部份的該些次構成元素E_i ¹、E_i ²、...、失去作用，該校正邏輯電路控制該逐次逼近暫存器邏輯電路，以選擇對所有E₀、E₁、...、E_N-1以及該參考元素E_r的輸入值為V₁與V₀二者之一，並根據該比較器的輸出，來變更該缺失判斷位階校正資訊。
[31] 如申請專利範圍第30項所述之逐次逼近暫存器類比數位轉換器，其進行線性度校正時：選擇校正的最低有效位元數y，以針對E_y、E_y+1、...、E_N-1進行校正，其中，y為大於等於0的正整數且小於N；以及令i從y開始，重複以下步驟，並令i逐次加1，直到所有要進行校正的組成元素都校正過為止：辨識組成元素E_i是否造成一缺失判斷位階，當組成元素E_i造成該缺失判斷位階時，變更該缺失判斷位階校正資訊，進而從該些次構成元素E_i ¹、E_i ²、...、中選擇部份者並使其失去作用。
[32] 如申請專利範圍第31項所述之逐次逼近暫存器類比數位轉換器，其中辨識組成元素E_i是否造成該缺失判斷位階時：於一第一模式時，對標示小於i的E₀、E₁、...、E_i-1以及該參考元素E_r輸入V₁，並對標示大於等於i的E_i、E_i+1、...、E_N-1輸入V₀；於一第二模式時，對E_i輸入V₁，並對其他E₀、...、E_i-1、E_i+1、...、E_N-1以及該參考元素E_r輸入V₀；以及根據在該第一模式或該第二模式時該比較器的輸出，來決定是否造成該缺失判斷位階。
[33] 如申請專利範圍第31項所述之逐次逼近暫存器類比數位轉換器，其中，部份的該些組成元素中的每一組成元素E_i更包括w_i個開關S_i ¹、S_i ²、...、，耦接至該些次構成元素E_i ¹、E_i ²、...、，而從該些次構成元素E_i ¹、E_i ²、...、中選擇部份者並使其失去作用時：令z=1；切換開關S_i ^z，而使次構成元素E_i ^z失去作用；令z加1；以及重複前2個步驟，直到不會造成該缺失判斷位階為止，其中，z為大於等於1的正整數且小於等於w_i。
[34] 如申請專利範圍第26項所述之逐次逼近暫存器類比數位轉換器，其中該些組成元素及參考元素為電容、電阻、及電流源三者之任一種。

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